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[사기업] SK하이닉스 양산기술_패키지 앤 테스트 상위 1% 합격 자기소개서 (No.0822)
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본 콘텐츠는 해당 기업/직무 상위 1% 자기소개서로,
지원자가 특정되지 않도록 일부 내용을 수정했습니다.
■ 지원 분야 및 직무 역량과 관련된 프로젝트/공모전/논문/연구/학습/활동/경험 등을 작성해주세요. (예시) [경험] 회로 및 시스템 설계 연구실 학부 연구생 / [소속] OO대학교 OOO 교수, 회로 및 시스템 설계 연구실 / [역할] CMOS 집적회로 설계 및 성능개선 분석
[박리 면적 약 7.4%]
고대역폭 메모리의 적층 수가 늘수록 패키지는 얇아지고, 실리콘 다이와 몰드재의 열팽창 차이는 휨과 계면 박리로 이어질 위험이 있습니다. 후공정에서는 초기 외관이 정상이더라도 흡습 뒤 리플로우 과정에서 숨은 결함이 커질 수 있으며, 미세 균열은 신뢰성 시험 중 전기적 열화로 번질 가능성도 있습니다. 따라서 출하 전 단순 선별보다 재료 조건과 열이력을 함께 관리해야 합니다. 이 문제를 직접 다뤄 보고자 전자패키지 실습에서 QFN 시편의 몰드 계면 박리를 줄이는 과제를 수행했습니다.